In SR NAND Gate Bistabil Schaltung ist die undefinierte Eingabebedingung SET = '0' und RESET = '0' verboten. Dies ist der Nachteil des SR-Flipflops. Dieser Staat:
- Überschreiben Sie die Feedback-Verriegelungsaktion.
- Erzwingen Sie, dass beide Ausgänge 1 sind.
- Verlieren Sie die Kontrolle über den Eingang, der zuerst auf 1 geht, und der andere Eingang bleibt auf „0“, wodurch der resultierende Zustand des Latches gesteuert wird.
Wir brauchen eine Wandler um dies zu verhindern. Wir verbinden den Wechselrichter zwischen den Set- und Reset-Eingängen, um eine andere Art von Flip-Flop-Schaltung zu erzeugen D-Flip-Flop , Verzögerungs-Flip-Flop, bistabiler D-Typ, D-Typ-Flip-Flop.
Java-Trennzeichen
Das D-Flip-Flop ist das wichtigste Flip-Flop unter den anderen getakteten Typen. Dadurch wird sichergestellt, dass gleichzeitig beide Eingänge, d. h. S und R, niemals gleich 1 sind. Das Delay-Flip-Flop ist als Gated-Flip-Flop konzipiert SR-Flip-Flop mit einem zwischen den Eingängen angeschlossenen Wechselrichter, der einen einzelnen Eingang D (Daten) ermöglicht.
Dieser einzelne Dateneingang, der mit „D“ gekennzeichnet ist, wird anstelle des „Set“-Eingangs verwendet und für den komplementären „Reset“-Eingang wird der Wechselrichter verwendet. Somit ist das pegelempfindliche D-Typ- oder D-Flip-Flop aus einem pegelempfindlichen SR-Flip-Flop aufgebaut.
Hier ist also S=D und R= ~D(Komplement von D)
Blockdiagramm
Schaltplan
Wir wissen, dass das SR-Flip-Flop zwei Eingänge benötigt, d. h. einen zum „SETZEN“ des Ausgangs und einen anderen zum „ZURÜCKSETZEN“ des Ausgangs. Durch den Einsatz eines Wechselrichters können wir die Ausgänge mit nur einem Eingang setzen und zurücksetzen, da sich nun die beiden Eingangssignale ergänzen. Wenn beim SR-Flip-Flop beide Eingänge 0 sind, ist dieser Zustand nicht mehr möglich. Es handelt sich um eine Mehrdeutigkeit, die durch das Komplement im D-Flip-Flop beseitigt wird.
Polymorphismus Java
Beim D-Flipflop wird der einzelne Eingang „D“ als „Dateneingang“ bezeichnet. Wenn der Dateneingang auf 1 gesetzt ist, wird das Flip-Flop gesetzt, und wenn er auf 0 gesetzt wird, ändert sich das Flip-Flop und wird zurückgesetzt. Dies wäre jedoch sinnlos, da sich der Ausgang des Flip-Flops immer bei jedem an diesem Dateneingang anliegenden Impuls ändern würde.
Um dies zu vermeiden, wird der Eingang „CLOCK“ oder „ENABLE“ verwendet, um den Dateneingang von der Latch-Schaltung des Flip-Flops zu isolieren. Wenn der Takteingang auf „True“ gesetzt ist, wird die D-Eingangsbedingung nur auf den Ausgang Q kopiert. Dies bildet die Grundlage für ein weiteres sequentielles Gerät, das als bezeichnet wird D Flip-Flop .
Wenn der Takteingang auf 1 gesetzt ist, werden die Eingänge „Set“ und „Reset“ des Flip-Flops beide auf 1 gesetzt. Daher ändert es den Zustand nicht und speichert die an seinem Ausgang vorhandenen Daten vor dem Taktübergang nicht. Vereinfacht ausgedrückt wird der Ausgang entweder bei 0 oder 1 „verriegelt“.
Wahrheitstabelle für das D-Typ-Flip-Flop
Die Symbole ↓ und ↑ geben die Richtung des Taktimpulses an. Das D-Flip-Flop nahm diese Symbole als Flankenauslöser an.